ОСНОВНЫЕ КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Комбинационным называют устройство, состояние которого ║

║

однозначно определяется комбинацией входных сигналов и не за- ║

║

висит от предыдущего состояния. ║

4.1. Логические элементы.

Выполняют операции инверсии (НЕ), конъюнкции (И), дизъюнкции (ИЛИ) и более сложные комбинации этих функций.

Логическая ИС может содержать в своем составе несколько элементов одного типа. Логические элементы в функциональном отношении являются автономными и могут применяться в устройстве самостоятельно. Цифровые ИС могут быть построены с применением различных микроэлектронных технологий, но в их основе, как правило, лежат схемы, выполняющие функцию И-НЕ либо ИЛИ-НЕ.

Параметры реальных логических схем зависят от типа микроэлектронной технологии. Для изготовления логических ИС малой и средней степени интеграции наибольшее распространение получили ТТЛШ (транзисторно - транзисторная логика с диодами Шотки) и КМОП (комплиментарные металл - оксид - полупроводник транзисторы)(КМДП) технологии. Для построения особо быстродействующих схем применяется ЭСЛ (эмиттерно связная логика) технология. Интегрально инжекционная логика (ИИЛ, И2Л) применяется при изготовлении аналого-цифровых схем - ЦАП, АЦП и некоторых микропроцессорных серий.

ТТЛШ (ТТЛ)-схемы характеризуются:

- достаточно высоким быстродействием tз = 1..5 нс;

- значительными токами логических сигналов, что обеспечивает определенную помехозащищенность, хорошую нагрузочную способность и, как следствие, высокое энергопотребление (возможно применение в лазерной технике в условиях сильных помех);

- низкой степенью интеграции, следовательно невозможно построение сложных схем в одном корпусе МС;

Особенностью работы ТТЛШ-схем является вытекающий ток, обеспечивающий состояние логического 0 на входе ЛЭ. Это явление обусловлено применением на входе многоэмиттерного транзистора (МЭТ) (см. рисунок 4.1). Поэтому состояние неподключенного входа эквивалентно состоянию лог. 1.

По построению выходного каскада ТТЛШ - схемы различаются на устройства с двухтактным ключом - с двухстабильным состоянием (см. рисунок 4.1), с открытым коллектором и с третьим состоянием (см. рисунок 4.2). Коэффициент разветвления по выходу большинства ТТЛШ-схем - 10.

Большинство серий микросхем ТТЛШ имеют напряжение питания +5 В. Напряжение низкого уровня (лог. 0) определено в диапазоне 0..0,4 В, напряжение высокого уровня (лог. 1) определено в диапазоне 2,4..4,5 В. Выпускаются МС ТТЛШ с пониженным напряжением питания 3,3 В для сопряжения с современными микропроцессорами.

Наиболее распространенные ТТЛ-серии:

Ам. фирма Texas Instruments отечественные

SN7400/SN5400 (60 гг) К155/К133

SN74LS00 К555

SN74ALS00 КР1533

SN74F00 КР1531

КМОП-схемы характеризуются:

- средним и высоким быстродействием tз = 2..10 нс;

- минимальными токами логических сигналов, что обеспечивает среднюю помехозащищенность, минимальную нагрузочную способность и, как следствие, низкое энергопотребление (возможно питание от автономных источников и др.);

- высокой степенью интеграции, следовательно возможно построение сложных схем в одном корпусе МС;

Особенностью работы КМОП-схем является высокое входное

сопротивление, обусловленное применением на входе полевого транзистора (см. рисунок 4.3).

По построению выходного каскада КМОП - схемы различаются

на устройства с двухтактным ключом - с двухстабильным состоянием (см. рисунок 4.3), и с третьим состоянием (см. рисунок 4.4). Коэффициент разветвления по выходу большинства КМОП-схем - 10.

Большинство серий микросхем КМОП работают с напряжением питания от +3 до +15 В. Напряжение низкого уровня (лог. 0) близко потенциалу общего провода, напряжение высокого уровня (лог. 1) близко потенциалу источника питания.

Наиболее распространенные КМОП-серии:

Ам. фирма RCA отечественные

CD4000 (60 - 70 гг) К176

CD4000A К561

CD4000B К564

CD4000BE КР1561

74AC КР1554

54HC К1564

Для согласованной работы микросхем, изготовленных по разным технологиям применяются специальные преобразователи уровня.
Комбинируя логические элементы можно реализовать сложные логические функции. Для повышения эффективности разработок, уменьшения числа корпусов МС и повышения быстродействия цифровых устройств разработаны и выпускаются специализированные микросхемы, реализующие определенные функции.

4.2. Мультиплексоры

Мультиплексором называется комбинационная схема, предназ- ║

n ║

наченная для коммутации одного из 2 входных сигналов на один ║

║

┌───┐ ┌───┐ выход. В состав мультиплексора ║

───────────┤ & o──┤ & o─── ║

инф. ┌─┤ │ │ │вых входит n-разрядный адресный се- ║

│ ├───┤ │ │ ║

─────────┼─┤ & o──┤ │ лектор, на входы которого подают ║

┌───────┼─┤ │ └───┘ ║

│ ┌───┐ │ └───┘ адресный код, управляющий ║

─┴─┤ 1 o─┘ ║

адр.└───┘ коммутацией. ║

┌───┬────┬───┐

A1 A2 A4 a b c d e f g h│ X a ────┤ 0 │ MX │ │

────────────────────────┼─── b ────┤ 1 │ MUX│ │

0 0 0 a b c d e f g h│ a c ────┤ 2 │ │ │

1 0 0 a b c d e f g h│ b d ────┤ 3 │ │ │

0 1 0 a b c d e f g h│ c e ────┤ 4 │ │DO ├───

1 1 0 a b c d e f g h│ d f ────┤ 5 │ │ │

0 0 1 a b c d e f g h│ e g ────┤ 6 │ │ │

1 0 1 a b c d e f g h│ f h ────┤ 7 │ │ │

0 1 1 a b c d e f g h│ g ├───┤ │ │

1 1 1 a b c d e f g h│ h ────┤A1 │ │ │

────┤A2 │ │ │

────┤A4 │ │ │

└───┴────┴───┘

4.3. Дешифраторы

Полным дешифратором называется комбинационная схема, ║

║

преобразующая входной двоичный код в унитарный и имеющая n ║

n ║

адресных входов и 2 информационных выходов. ║

разре-┌───┐ ┌───┐

───┤ 1 o─┬─────┤ & o───

шение └───┘ │ ┌──┤ │

│ │ ├───┤

└──┼──┤ & o───

┌─────────┼──┤ │

адрес│ ┌───┐ │ └───┘

──┴──┤ 1 o──┘

└───┘

Кроме того, рассмотренный дешифратор может выполнять функцию

демультиплексора. При этом вход разрешения используется как

информационный.

V A1 A2 A4 │ 0 1 2 3 4 5 6 7

┌───┬────┬───┐ ───────────┼─────────────────

────┤ A1│ DC │ 0 ├───── 0 0 0 0 │ 0 1 1 1 1 1 1 1

────┤ A2│ │ 1 ├───── 0 1 0 0 │ 1 0 1 1 1 1 1 1

────┤ A4│ │ 2 ├───── 0 0 1 0 │ 1 1 0 1 1 1 1 1

адрес│ │ │ 3 ├───── 0 1 1 0 │ 1 1 1 0 1 1 1 1

│ │ │ 4 ├───── 0 0 0 1 │ 1 1 1 1 0 1 1 1

разре-├───┤ │ 5 ├───── 0 1 0 1 │ 1 1 1 1 1 0 1 1

────o V │ │ 6 ├───── 0 0 1 1 │ 1 1 1 1 1 1 0 1

шение │ │ │ 7 ├───── 0 1 1 1 │ 1 1 1 1 1 1 1 0

└───┴────┴───┘ 1 X X X │ 1 1 1 1 1 1 1 1

4.4. Сумматоры

Сумматором называется комбинационная схема выполняющая ║

║

операцию сложения двоичных чисел. ║

┌────┐ A │ B │ S │ P

A ─────┬─┤ =1 ├──── S ────┼───┼───┼───

B ───┬─┼─┤ │ 0 │ 0 │ 0 │ 0

│ │ ├────┤ 1 │ 0 │ 1 │ 0

│ └─┤ & ├──── P 0 │ 1 │ 1 │ 0

└───┤ │ 1 │ 1 │ 0 │ 1

└────┘

Полусумматор - выполняет сложение двух однорязрядных чи-

сел A и B. На выходе S формируется сумма по модулю 2, на выхо-

де P - перенос.

┌───┬────┬───┐ Ai │ Bi │ Pi-1│ Si │ Pi

────┤ A │ SM │ S ├─── ────┼────┼─────┼────┼───

────┤ B │ │ │ 0 │ 0 │ 0 │ 0 │ 0

────┤ P │ │ P ├─── 1 │ 0 │ 0 │ 1 │ 0

└───┴────┴───┘ 0 │ 1 │ 0 │ 1 │ 0

1 │ 1 │ 0 │ 0 │ 1

Полный одноразрядный сумматор 0 │ 0 │ 1 │ 1 │ 0

1 │ 0 │ 1 │ 0 │ 1

выполняет операцию арифметического 0 │ 1 │ 1 │ 0 │ 1

1 │ 1 │ 1 │ 1 │ 1

сложения двух одноразрядных чисел Ai

и Bi с учетом переноса из младшего разряда Pi-1. Он имеет три

входа и два выхода для сигнала суммы Si и сигнала переноса Pi.

Выпускаются схемы многоразрядных сумматоров (4 р). В них организована внутренняя коммутация сигнала переноса и на выходе формируется сумма с учетом переноса из младшего разряда и сигнал переноса из старшего разряда. Возможно каскадирование сумматоров для обработки чисел нужной разрядности.

.
5. ОСНОВНЫЕ ПОСЛЕДОВАТЕЛЬНОСТНЫЕ УСТРОЙСТВА.

Таким образом, можно говорить о том, что последовательностные устройства обладают памятью состояния.

5.1. Триггеры.

S ┌───┐ - простейший R-S - триггер

─────┤ & │ Q

┌─┤ o──┬──── ├──┐ ┌───────────────┐ ┌─────

│ └───┘ │ S│ └─┘ └───┘

┌─┼────────┘ ├────────┐ ┌─────────┐ ┌───

│ └────────┐ _ R│ └─┘ └─────┘

│ ┌───┐ │ Q │ ┌─────┐ ┌───┐

R└───┤ & o──┴──── Q├──┘ └───────────┘ └─────

─────┤ │ _├──┐ ┌───────────────┐

└───┘ Q│ └─────┘ └─────

Раздельные входы для установки 0 и 1. ┌──┬──┬──┐

──┤ S│T │ Q├───

Недостаток - наличие "запрещенного" ──┤ R│ │ o───

└──┴──┴──┘

состояния R = 0, S = 0.

При необходимости согласования процессов установки 0 и 1 с другими процессами в системе используют тактируемые R-S триггеры, содержащие специальный вход для подачи синхроимпульса.

"Запрещенное" состояние S = R = C = 1

S ┌───┐ ┌───┐ │ ┌───┐ ┌───┐

──────┤ & o─────┤ & │ Q S├──┘ └─────────────┘ └─────

┌──┤ │ ┌─┤ o──┬── │ ┌───┐ ┌───┐

C │ └───┘ │ └───┘ │ R├─────────┘ └──────┘ └─────

───┤ ┌─┼────────┘ │ ┌─┐ ┌─┐ ┌──────┐

│ │ └────────┐ _ C├───┘ └────┘ └───────┘ └──

│ ┌───┐ │ ┌───┐ │ Q │ ┌──────┐ ┌─────────

R └──┤ & │ └───┤ & o──┴── Q├───┘ └─────────┘

──────┤ o─────┤ │ _├───┐ ┌────────────┐

└───┘ └───┘ Q│ └───────┘ └─────

Для сохранения двоичных данных используют триггеры, построенные на основе тактируемх R-S триггеров и имеющие специальный информационный вход D (DATA). Запись информации в таких триггерах происходит только при окончании синхроимпульса ("Защелкивание") информации. Такие устройства получили название статических асинхронных D-триггеров ("Триггер-защелка").

┌──┬──┬──┐ │ ┌─────┐ ┌─────┐ ┌─────┐

D ─┤ D│ T│ Q├─ D ├────┘ └───────┘ └─────┘ └─────

C ─┤ C│ │ o─ │ ┌─┐ ┌─┐ ┌──────────┐

└──┴──┴──┘ C ├──────┘ └────┘ └───────────┘ └───

│ ┌──────┐ ┌─────┐

Q ├──────┘ └────────────────┘ └─────

Для исключения "запрещенного" состояния на основе двухступенчатых R-S триггеров с обратной связью разработан J-K триггер. Основными отличиями его от R-S триггера является отсутствие "запрещенного" состояния и запоминание информации по фронту синхроимпульса, а установка соответствующего состояния на выходе только по окончании синхроимпульса. Особенностью работы такого триггера является наличие "счетного" режима, когда триггер под действием синхроимпульса переключается в состояние противоположное предыдущему.

┌──┬──┬──┐ │ ┌───┐ ┌───┐

──┤ J│ T│Q ├── J├──┘ └──────────────┘ └─────

──┤ C│ │_ │ │ ┌───┐ ┌───┐

──┤ K│ │Q o── K├─────────┘ └───────┘ └─────

└──┴──┴──┘ │ ┌─┐ ┌─┐ ┌─┐ ┌─┐

C├───┘ └────┘ └───┘ └───┘ └──────

│ ┌──────┐ ┌──────

Q├─────┘ └───────────┘

Существенно отличающимися от рассмотренных свойствами обладает триггер Шмитта. У него один вход и один выход. Передаточная характеристика триггера Шмитта имеет гистерезис, что обусловливает наличие двух пороговых уровней срабатывания и отпускания при изменении входного сигнала: при достижении напряжения на входе U_ср триггер скачком переходит в единичное состояние, при уменьшении входного напряжения до U_отп триггер возвращается в нулевое состояние. Такой принцип определяет его область применения в качестве формирователя прямоугольных импульсов из сигнала произвольной формы, одновибраторов, реле времени и др. Выполнять функции элемента памяти триггер Шмитта не может, поэтому применять его в регистрах и счетчиках нельзя.

Uвых ┌────┐ U1 ┼ ┌──────┬──── │ ┌┬─│ │ │ │ ──┤─┴┘ ├── │ │ │ │ │ U0 ┼────┴──────┘ └────┘ └────┼──────┼──>Uвх Uотп Uср Условное проходная графическое характеристика изображение

временные диаграммы работы

5.3. Регистры

┌─┬───┐ DO0 ┌───┬──┬───┐

DI0 ───┤D│ T ├── ──┤DI0│RG│DO0├───

┌─┤C│ │ ──┤DI1│ │DO1├───

│ └─┴───┘ ──┤DI2│ │DO2├───

│ ┌─┬───┐ DO1 ──┤DI3│ │DO3├───

DI1 ─┼─┤D│ T ├── ──┤DI4│ │DO4├───

├─┤C│ │ ──┤DI5│ │DO5├───

│ └─┴───┘ ──┤DI6│ │DO6├───

│ ┌─┬───┐ D02 ──┤DI7│ │DO7├───

DI2 ─┼─┤D│ T ├── ├───┤ │ │

├─┤C│ │ ──┤ C │ │ │

│ └─┴───┘ └───┴──┴───┘

│ ┌─┬───┐ DO3

DI3 ─┼─┤D│ T ├──

├─┤C│ │

C ─┘ └─┴───┘

Последовательная цепочка из n D-триггеров образует регистр с последовательным сдвигом информации.

┌─┬───┐ ┌─┬───┐ ┌─┬───┐ ┌─┬───┐

D ────┤D│ T ├──┬──┤D│ T ├──┬──┤D│ T ├──┬──┤D│ T ├──┬──

┌┤C│ │ │ ┌┤C│ │ │ ┌┤C│ │ │ ┌┤C│ │ │

│└─┴───┘ │ │└─┴───┘ │ │└─┴───┘ │ │└─┴───┘ │

C ───┴─────────┼─┴─────────┼─┴─────────┼─┘ │

│D0 │D1 │D2 │D3

0 1 2 3 4 5 6 ┌───┬──┬───┐

C┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ──┤DI0│RG│DO0├──

─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─ ──┤DI1│->│DO1├──

D ┌───┐ ──┤DI2│ │DO2├──

────┘ └──────────────────── ──┤DI3│ │DO3├──

D0 ┌───┐ ──┤DI4│ │DO4├──

───────┘ └───────────────── ──┤DI5│ │DO5├──

D1 ┌───┐ ──┤DI6│ │DO6├──

───────────┘ └───────────── ──┤DI7│ │DO7├──

D2 ┌───┐ ├───┤ │ │

───────────────┘ └───────── ──┤ C │ │ │

D3 ┌───┐ └───┴──┴───┘

───────────────────┘ └─────

Выпускаются универсальные регистры, способные записывать и представлять информацию как в последовательном, так и в параллельном виде.

5.3. Счетчики

Последовательная цепочка из n счетных триггеров образуют счетчик с последовательным переносом с коэффициентом счета K_сч=2ⁿ.

┌─┬───┐ ┌─┬───┐ ┌─┬───┐ ┌─┬───┐

C ────┤C│ T ├──┬──┤C│ T ├──┬──┤C│ T ├──┬──┤C│ T ├──┬──

┌┤R│ │ │ ┌┤R│ │ │ ┌┤R│ │ │ ┌┤R│ │ │

│└─┴───┘ │ │└─┴───┘ │ │└─┴───┘ │ │└─┴───┘ │

R ───┴─────────┼─┴─────────┼─┴─────────┼─┘ │

│Q0 │Q1 │Q2 │Q4

0 1 2 3 4 5 6 7 8 9 A B C D E F 10 11

C┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐│┌─┐ ┌─┐

─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └

Q0 ┌───┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐│ ┌───┐

───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └

Q1 ┌───────┐ ┌───────┐ ┌───────┐ ┌───────┐│ ┌

───────┘ └───────┘ └───────┘ └───────┘ └───────┘

Q2 ┌───────────────┐ ┌───────────────┐│

───────────────┘ └───────────────┘ └────────

Q4 ┌───────────────────────────────┐│

───────────────────────────────┘ └────────

очередного импульса, т.е. по заднему фронту. После окончания 2ⁿ импульса все триггеры цепочки оказываются в нулевом состоянии. Цикл повторяется. В связи с тем, что каждый триггер вносит некоторую задержку, формирование кода на выходе происходит не мгновенно, причем, задержка увеличивается от младшего разряда к старшему. Такие счетчики называются асинхронными с последовательным переносом. Существуют синхронные счетчики с параллельным переносом, у которых код во всех разрядах формируется синхронно с задним фронтом входного сигнала. Такие счетчики обеспечивают наивысшее быстродействие.

С помощью дополнительных логических элементов можно организовать цепь обратной связи и изменить коэффициент счета в пределах
2^(n-1) < K_сч < 2ⁿ. Для этого сигналы с выходов определенных триггеров подключаются к входам логической схемы, которая при достижении нужного числа импульсов формирует управляющий сигнал и подает его на вход R принудительного сброса триггеров в нулевое состояние. Например, счетчик до 10:

┌─┬──┬─┐

──┤C│ST│0├────────── Q0

│ │ │1├─┬──────── Q1

┌─┤R│ │2├─┼──────── Q2

│ │ │ │4├─┼─┬────── Q4

│ └─┴──┴─┘ │ │ ┌───┐

│ │ └─┤ & ├──┐

│ └───┤ │ │

│ └───┘ │

└─────────────────────┘

0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5

C┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐│┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐

─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─

Q0 ┌───┐ ┌───┐ ┌───┐ ┌───┐ ┌───┐│ ┌───┐ ┌───┐ ┌───┐

───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └───┘ └─

Q1 ┌───────┐ ┌───────┐ ││ ┌───────┐ ┌─

───────┘ └───────┘ └───────┴───────┘ └───────┘

Q2 ┌───────────────┐ │ ┌─────────

───────────────┘ └───────────────────────┘

Q4 ┌───────┐│

───────────────────────────────┘ └─────────────────────────

.
6. МИКРОПРОЦЕССОРНЫЕ СИСТЕМЫ.

Микро - ЭВМ в такой конфигурации часто применяют в качестве встраиваемых в различные станки, машины, технологические процессы управляющих устройств.

Микро - ЭВМ широкого назначения, используемые для выполнения вычислительных работ и управления сложными тех. процессами, оснащаются необходимыми переферийными устройствами: дисплеями, печатающими устройствами, НГМД, НЖМД, АЦП, ЦАП и др.

Логическая организация (архитектура) МП ориентирована на достижение универсальности применения, высокой производительности и технологичности.

Универсальность МП определяется возможностью их разнообразного применения и обеспечивается программным управлением МП, позволяющим производить программную настройку МП на выполнение определенных функций, магистрально - модульный принцип построения, а также специальными архитектурно – логическими средствами: сверхоперативной регистровой памятью, многоуровневой системой прерываний, прямым доступом к памяти, программно - настраиваемыми схемами управления ввода - вывода и др. Относительно высокая производительность МП достигается использованием для их построения быстродействующих электронных схем и специальных архитектурных решений, таких как стековая память, разнообразные способы адресации, гибкая система команд.

Поиск по сайту: