Verifying Functionality using Behavioral Simulation (верификация функциональности за счет использования моделирования поведения (работы)

Create a test bench waveform containing input stimulus you can use to verify the functionality of the counter module. The test bench waveform is a graphical view of a test bench (создайте временную диаграмму (прохождения сигналов) на испытательном стенде, которая содержит входной сигнал, который Вы можете использовать для проверки функциональности модуля счетчика).

Create the test bench waveform as follows (порядок создания временной диаграммы):

1. Select the counter HDL file in the Sources window (выбрать файл counter HDL в окне Sources – Документы);

2. Create a new test bench source by selecting Project → New Source (создайте источник временной диаграммы выбрав пиктограммы Project → New Source);

3. In the New Source Wizard, select Test Bench WaveForm as the source type, and type

counter_tbw in the File Name field (в окне New Source Wizard – чародей нового документа, выберите Test Bench WaveForm временную испытательную диаграмму в качестве типа документа, и напечатайте counter_tbw в поле File Name – новое имя);

4. Click Next (щелкните по пиктограмме следующий);

5. The Associated Source page shows that you are associating the test bench waveform with the source file counter. Click Next (страница Associated Source – связанный документ покажет, что Вы связали временную испытательную диаграмму с файлом документа счетчика. Щелкните по пиктограмме следующий);

6. The Summary page shows that the source will be added to the project, and it displays the source directory, type and name. Click Finish (итоговая страница покажет, что документ будет добавлен к проекту и при этом отобразится директория документа, его тип и имя. Щелкните по пиктограмме конец);

7. You need to set the clock frequency, setup time and output delay times in the Initialize Timing dialog box before the test bench waveform editing window opens (Вам необходимо установить значение частоты тактовых импульсов, время подготовки к работе и времена задержки выходных сигналов до того, как откроется окно редактирования временной испытательной диаграммы);

The requirements for this design are the following (требования к данной разработке следующие):

♦ The counter must operate correctly with an input clock frequency = 25 MHz (счетчик может работать правильно при частоте входных тактовых импульсов = 25 MHz);

♦ The DIRECTION input will be valid 10 ns before the rising edge of CLOCK (вход DIRECTION - Направление будет действителен в течение 10 нс до нарастающего фронта тактовых импульсов);

♦ The output (COUNT_OUT) must be valid 10 ns after the rising edge of CLOCK (выход счетчика COUNT_OUT должен быть действительным в течение 10 нс после нарастающего фронта тактовых импульсов);

The design requirements correspond with the values below (требования к разработке соответствуют нижеуказанным значениям).

Fill in the fields in the Initialize Timing dialog box with the following information (заполните поля в диалоговом окне Initialize Timing – инициализация временной диаграммы):

♦ Clock High Time: 20 ns (верхний уровень генератора тактовых импульсов – 20 нс);

♦ Clock Low Time: 20 ns (нижний уровень генератора тактовых импульсов – 20 нс);

♦ Input Setup Time: 10 ns (время подготовки к работе -10 нс);

♦ Output Valid Delay: 10 ns (действительное время задержки выходного сигнала - 10 нс);

♦ Offset: 0 ns (параметр смещения – 0 нс);

♦ Global Signals: GSR (FPGA) (наличие глобальных сигналов для моделирования FPGA - enable the simulation of the global signals for Global Set/Reset (GSR) – параметр GSR (FPGA).

Note: When GSR(FPGA) is enabled, 100 ns. is added to the Offset value automatically (Примечание: в случае включения параметра GSR (FPGA) автоматически добавляется временной интервал в 100 нс для параметра смещения).

♦ Initial Length of Test Bench: 1500 ns (начальная длина испытательной временной последовательности – 1500 нс);

Leave the default values in the remaining fields (оставьте значения переменных по умолчанию в оставшихся полях).

8. Click Finish to complete the timing initialization (щелкните по пиктограмме Окончание для завершения процесса временной инициализации);

9. The blue shaded areas that precede the rising edge of the CLOCK correspond to the Input Setup Time in the Initialize Timing dialog box. Toggle the DIRECTION port to define the input stimulus for the counter design as follows (зона с голубым оттенком, которая предшествует нарастающему фронту тактовых импульсов, соответствует опции Input Setup Time – время подготовки к работе входа в диалоговом окне Initialize Timing - инициализация временной диаграммы. Переключите порт DIRECTION (направление) для определения входного стимулирующего воздействия для разрабатываемого счетчика как показано ниже):

♦ Click on the blue cell at approximately the 300 ns to assert DIRECTION high so that the counter will count up (щелкните по голубой ячейке при временном интервале примерно в 300 нс для объявления величины DIRECTION (направление) достаточно большой, чтобы счетчик считал в направлении нарастания счетной последовательности);

♦ Click on the blue cell at approximately the 900 ns to assert DIRECTION low so that the counter will count down (щелкните по голубой ячейке при временном интервале примерно в 900 нс для объявления величины DIRECTION (направление) достаточно малой, чтобы счетчик считал в направлении убывания счетной последовательности);

Figure 7:Initialize Timing (инициализация временной диаграммы).

Note: For more accurate alignment, you can use the Zoom In and Zoom Out toolbar buttons (примечание: для более точной настройки Вы можете использовать опции Zoom In (давать изображение крупным планом) и Zoom Out ( давать изображение мелким планом).

Figure 8:Test Bench Waveform (испытательная временная диаграмма)

10. Save the waveform (сохраните испытательную временную диаграмму);

11. In the Sources window, select the Behavioral Simulation view to see that the test bench waveform file is automatically added to your project (в окне Sources (документы) выбратьниспадающее меню Behavioral Simulation (моделирование поведения) для того, чтобы убедиться в том, что файл испытательной временной диаграммы автоматически добавлен к Вашему проекту).

Поиск по сайту: