Assigning Pin Location Constraints (назначение ограничений на размещение выводов)

Figure 18:Package Pin Locations (размещение выводов на корпусе ИМС).

Specify the pin locations for the ports of the design so that they are connected correctly on the Spartan-3 Startup Kit demo board (укажите размещение штырьков для портов разрабатываемого счетчика таким образом, чтобы они правильно соединялись с демонстрационной платой Spartan-3 Startup Kit demo board).

To constrain the design ports to package pins, do the following (для согласования портов разрабатываемого счетчика с выводами корпуса ИМС):

1. Verify that counter is selected in the Sources window (проверьте выбор опции counter (счетчик) в окне Sources (документы);

2. Double-click the Assign Package Pins process found in the User Constraints process group. The Xilinx Pinout and Area Constraints Editor (PACE) opens (дважды щелкните по пиктограммеAssign Package Pins (назначение выводов корпуса ИМС) на панели User Constraints process group (ограничения пользователя). При этом открывается окно Xilinx Pinout and Area Constraints Editor (PACE) (выводы Xilinx и зона редактирования ограничений);

3. Select the Package View tab (выбрать таблицу Package View (вид корпуса ИМС);

4. In the Design Object List window, enter a pin location for each pin in the Loc column using the following information (в окне Design Object List (список объектов разработки), введите расположение выводов в колонке Loc, используя следующую информацию):

♦ CLOCK input port connects to FPGA pin T9 (GCK0 signal on board) (порт ввода CLOCK (тактовый генератор) соединяется с выводом T9 ИМС FPGA) (сигнал GCK0 на плате);

♦ COUNT_OUT<0> output port connects to FPGA pin K12 (LD0 signal on board) (порт вывода COUNT_OUT<0> соединяется с выводом К12 ИМС FPGA) (сигнал LD0 на плате);

♦ COUNT_OUT<1> output port connects to FPGA pin P14 (LD1 signal on board) (порт вывода COUNT_OUT<1> соединяется с выводом Р14 ИМС FPGA) (сигнал LD1 на плате);

♦ COUNT_OUT<2> output port connects to FPGA pin L12 (LD2 signal on board) (порт вывода COUNT_OUT<2> соединяется с выводом L12 ИМС FPGA) (сигнал LD2 на плате);

♦ COUNT_OUT<3> output port connects to FPGA pin N14 (LD3 signal on board) (порт вывода COUNT_OUT<3> соединяется с выводом N14 ИМС FPGA) (сигнал LD3 на плате);

♦ DIRECTION input port connects to FPGA pin K13 (SW7 signal on board) (входной порт DIRECTION (направление) соединяется с выводом К13 ИМС FPGA) (сигнал SW7 на плате);

Notice that the assigned pin locations are shown in blue (обратите внимание на то, что назначенное размещение выводов показано голубым цветом):

5. Select File → Save. You are prompted to select the bus delimiter type based on the synthesis tool you are using. Select XST Default <> and click OK (выберите опцию сохранения файла (File → Save). Вы получите подсказку о необходимости выбора шину типа разделителя (разграничителя) на основе используемых Вами программных средств синтеза. Выберите опцию XST Default <> (по умолчанию) и щелкните по пиктограмме OK);

6. Close PACE (закрыть окно PACE).

Notice that the Implement Design processes have an orange question mark next to them, indicating they are out-of-date with one or more of the design files. This is because the UCF file has been modified (обратите внимание на то, что панель процессов реализации разработки (Implement Design) имеет оранжевый знак вопроса рядом с ними, указывая на то, что они устарели с одним или более файлами разработки. Это происходит потому, что файл UCF был модифицирован).

Поиск по сайту: