Выбор и распределение компонент

При вычитании чисел с одинаковыми знаками вместо вычитания второго операнда производят его прибавление с инвертированием разрядов и прибавлением единицы в младший разряд. Эти операции можно выполнить одновременно в одном такте. Для этого разряды второго операнда при вычитании подают на входы сумматора с инверсных выходов регистра RGВ, а на вход переносов младшего разряда (SM(р ₇)) подается единичный сигнал у ₅.

При сложении чисел с одинаковыми знаками передача второго операнда происходит без смены знака и разряды второго операнда подают на входы сумматора в прямом коде.

Для возможности подачи на вход сумматора второго операнда как в прямом, так и в дополнительном кодах, в схеме используется мультиплексор MSA, управляемый сигналом у ₅. Наличие сигнала у ₅ определяет подачу дополнительного кода, т.е. выполнение операции вычитания, отсутствие у ₅ – операцию суммирования. Соответственно, регистр RGВ должен иметь как прямые разрядные выходы, так и инверсные.

Алгоритм предполагает возможную смену знака результата при вычитании большего операнда из меньшего. В этом случае производится коррекция результата – разряды результата инвертируются и к младшему разряду прибавляется единица. В данном примере для фиксации результата используется регистр не первого, а второго операнда (RGВ). Это сделано для того, чтобы не перегружать схему инверсными выходами и цепями передач с мультиплексорами.

Согласно алгоритму подача разрядов первого операнда с RGА (без знака) на сумматор производится только в прямом коде. Если не надо управлять способом передачи информации на комбинационный сумматор, и передаваемая информация используется во всех операциях, то нет необходимости использовать в цепи связи точки управления в виде вентилей. Вентили в цепях связи ставятся для блокировки передачи информации. В данной схеме вентили нужны для блокировки передачи первого операнда в такте коррекции результата с использованием сумматора. Блокировка производится при отсутствии сигнала управления у ₄.

Для разделения цепей приема второго операнда с шины данных и фиксации результатов с выхода сумматора SM(вых) используется второй мультиплексор MSB. Прием второго операнда с шины данных через сумматор производится по сигналам y ₂ и y _6(tз).

При подаче на входы сумматора разрядных значений операндов результат на выходах формируется с определенной задержкой на переходные процессы. По этой причине фиксацию результатов производят в конце такта, например, по заднему фронту управляющего сигнала с использованием синхронных триггеров, например, D-триггеров. На структурной схеме такая микрооперация отмечена пометкой t з – (у _{6( tз)}).

При заданной элементной базе длительность такта выбирают не меньше максимальной задержки в используемых схемах. При заданном быстродействии (длительности такта) подбирают соответствующую элементную базу.

Для фиксации кода операции (a) и возможного переноса схема содержит D-триггер Ta/v (установка переноса производится по сигналу переноса с сумматора, сброс – по сигналу управления у ₇).

В целях упрощения цепей коррекции знака результата, знак сохраняют в D-триггере с индивидуальным входом синхронизации. Инвертирование знака производится передачей значения сигнала с инверсного выхода триггера на его вход. Алгоритм предусматривает сброс переполнения и инвертирование знака результата в одинаковых ситуациях. Поэтому для сброса сигнала переноса и изменения знака результата используется управляющий сигнал у _{7 .}

Передача результата на магистральную шину данных выполняется по сигналу управления у ₃.

Схема содержит три контрольные точки, которые формируют оповещающие сигналы (признаки):

· х ₁ – знак первого операнда и результата,

· х ₂ – знак второго операнда,

· х ₃ – заданный код операции, после использования – перенос из старшего разряда сумматора.

Поиск по сайту: