Перетворювачі кодів

В цифровых устройствах часто возникает необходимость преобразования числовой информации из одной двоичной системы в другую (из одного двоичного кода в другой). Примером такого преобразования может служить преобразование кода 8421, в котором выполняются арифметические операции, в двоичный код 2 из 5, или в код Грея, Хэмминга, используемых для передачи по линиям связи. Эта задача выполняется устройствами, называемыми преобразователями кодов.

Для преобразования кодов можно пользоваться двумя методами:

- основанный на преобразовании исходного двоичного кода в десятичный и последующем преобразовании десятичного представления в требуемый двоичный код;

- основанный на использовании логического устройства комбинационного типа, непосредственно реализующего данное преобразование.

Первый метод структурно реализуется соединением дешифратора и шифратора и удобен в случаях, когда можно использовать стандартные дешифраторы и шифраторы в интегральном исполнении.

Рассмотрим подробнее второй метод на примере преобразователя для цифровой индикации.

Один из способов цифровой индикации состоит в следующем.

Рисунок 7.13 – Элементы цифрового индикатора (а) и изображение отдельных десятичных цифр (б)

Имеется семь элементов, расположенных так, как показано на рис.7.13 (а). Каждый элемент может светиться, либо не светиться, в зависимости от значения соответствующей логической переменной, управляющей его свечением. Вызывая свечение элементов в определённых комбинациях, можно получить изображение десятичных цифр 0, 1, 2, …., 9 (рис 7.13, б).

Десятичные цифры, отображение которых необходимо вызвать, задаются обычно в двоичном коде. При этом возникает задача формирования логических переменных у1,у2,…,у7 для управления отдельными элементами в устройстве индикации. Таблица истинности для этих переменных представлена в табл. 7.2.

При построении таблицы были приняты следующие условия: если элемент индикатора светится, то это означает, что он находится в состоянии лог. 1, если погашен, то он находится в состоянии лог. 0; управление элементом осуществляется таким образом, что высокий уровень лог.1 на некотором входе индикатора вызывает гашение соответствующего элемента (т.е. чтобы I-й элемент был погашен и Zj=0 необходимо подать на і-й вход индикатора управляющий сигнал Yi=1). Таким образом, Yi=Zi. Например, для высвечивания цифры 0 необходимо погасить 7-й элемент (Zi=0), оставив остальные элементы в состоянии свечения; следовательно, при этом управляючий сигнал у7=1, остальные управляющие сигналы у1,...,у6 должны иметь уровень лог.0

Таблица 7.2 - Таблица истинности

Формирование управляющих сигналов производится логическим устройством, которое необходимо синтезировать.

Условное графическое обозначение преобразователя кода на схеме электрической и на операционной схеме приведено на рисунке 7.14.

а) б)

а) на схеме электрической; б) на операционной схеме

Рисунок 7.14 – Условное графическое обозначение преобразователя двоичного кода в двоично-десятичный

7.4.3 Мультиплексоры и демультиплексоры

Мультиплексор является устройством, которое осуществляет выборку одного из нескольких входов и подключает его к своему выходу. Мультиплексор имеет несколько информационных входов (Д0,Д2,…), адресные входы (А0,А1,…), вход для подачи стробирующего сигнала C и один вход Q. На рис. 7.15 показано символическое изображение мультиплексора с четырьмя информационными входами.

Каждому информационному входу мультиплексора присваивается номер, называемый адресом. При подаче стробирующего сигнала на вход C мультиплексор выбирает один из входов, адрес которого задаётся двоичным кодом на адресных входах, и подключает его к выходу.

Очевидно, число информационных входов Падр связаны соотношением Пинф=2Падр

Функционирование мультиплексора определяется табл. 7.3

а) б)

а) на схеме электрической; б) на операционной схеме

Рисунок 7.15 – Условное графическое обозначение мультиплексора

При значении стробирующего сигнала E = 1 связь между информационным входом и выходом отсутствует(Q=0). При E = 0 на выход передается логический уровень того из информационных входов Di, номер которого i в двоичной форме задан на адресных входах. Так, при задании адреса A1A0=112=310 на выход Q будет передаваться сигнал информационного входа с адресом , т.е. D3.

Таблица 7.3 - Функционирование мультиплексора

Из таблицы следует, что логическое выражение для Q:

Демультиплексор имеет один информационный вход и несколько выходов. Он представляет собой устройство, которое осуществляет коммутацию входа к одному из выходов, имеющему заданный адрес (номер). На рис. 7.16 показано символическое изображение демультиплексора с четырьмя выходами.

Функционирование этого демультиплексора определяется табл. 7.4

а) б)

а) на схеме электрической; б) на операционной схеме

Рисунок 7.16 – Условное графическое обозначение демультиплексора

Таблица 7.4 – Таблица истинности демультиплексора

Использование демультиплексора может существенно упростить построение логического устройства, имеющего несколько выходов, на которых формируются различные логические функции одних и тех же переменных.

Если на вход демультиплексора подавать константу D=1, то на выбранном в соответствии с заданным адресом выходе будет лог. 1, на остальных выходах – лог. 0. При этом по выполняемой функции демультиплексор превращается в дешифратор.

При необходимости иметь большое число выходов может быть построено демультиплексорное дерево.

7.4.4 Сумматоры

Сумматоры выполняют арифметическое (в противоположность логическому) сложение и вычитание чисел. Они имеют самостоятельное значение и являются также ядром схем арифметико-логических устройств (АЛУ), реализующих ряд разнообразных операций и являющихся непременной частью всех процессоров.

Аппаратная сложность и быстродействие сумматора являются очень важными параметрами и поэтому разработано множество вариантов сумматоров:

- сумматор для параллельных операндов с последовательным переносом;

- сумматор для параллельных операндов с параллельным переносом;

- сумматор групповой структуры с параллельным межгрупповым переносом;

- сумматор с условным переносом;

- накапливающий сумматор.

На рисунке 7.17 представлено условное графическое обозначение сумматора на схеме электрической и на операционной схеме.

Наряду с сумматорами могут быть реализованы вычитатели, однако это почти никогда не делается, поскольку вычитание выполняется через сложение с применением дополнительных либо обратных кодов.

а) б)

а) на схеме электрической; б) на операционной схеме

Рисунок 7.17 – Условное графическое обозначение сумматора

7.4.4.1 Параллельный сумматор с последовательным переносом

Сумматор для параллельных операндов с последовательным переносов строится как цепочка одноразрядных, соединенных последовательно по цепям переноса. Для схемы с одноразрядными сумматорами, вырабатывающими инверсии суммы и переноса, такая цепочка имеет вид, приведенный на рис. 7.18, поскольку функции суммы и переноса самодвойственны. Там где, в разряд сумматора должны подаваться инверсные аргументы, в их линиях имеются инверторы, а там, где вырабатывается инверсная сумма, инвертор включен в выходную цепь. Важно, что инверторы не входят в цепь передачи переноса — они при этом не замедляют работу сумматора в целом.

Схемы имеют модульную структуру, т. е. состоят из подсхем (разрядных схем), что резко упрощает их, но не дает предель­но возможного быстродействия.

Длительность суммирования для этой схемы в наихудшем случае распространения переноса по всей цепочке разрядов составит

,

где n — разрядность сумматора. Как и в других схемах с последовательным распространением сигналов от разряда к разряду, здесь время суммирования практически пропорционально разрядности сумматора.

Рисунок 7.18 – Схема сумматора с последовательным переносом

7.4.4.2 Параллельный сумматор с параллельным переносом

Сумматоры для параллельных операндов с параллельным переносом разработаны для получения максимального быстродействия.

Подход к решению этой задачи требует пояснений. Дело в том, что рассмат­риваемые сумматоры — комбинационные схемы, и вырабатываемые ими функции могут быть представлены в нормальных формах, например в ДНФ, что приводит к двухъярусной реализации при наличии парафазных аргумен­тов и к трехъярусной при однофазных аргументах. Таким образом, предель­ное быстродействие оценивается (2…3) элементарными задержками. Однако реальные схемы таких пределов не достигают, т. к. построение сумматоров многоразрядных слов на основе нормальных форм дало бы неприемлемо громоздкие схемы. Реальные сумматоры с параллельным переносом не имеют последовательного распространения переноса вдоль разрядной сетки. Во всех разрядах результаты вырабатываются одновременно, параллельно во времени. Сигналы переноса для данного разряда формируются специальными схемами, на входы которых поступают все переменные, необходимые для выработки переноса, т.е. те, от которых зависит его наличие или отсутствие. Ясно, что это внешний входной перенос (если он есть) и значение всех разрядов слагаемых, младших относительно данного. Одноразрядные сумматоры, имеющие в разрядных схемах, здесь упрощены, т.к. от них выход переноса не требуется, достаточно одного выхода суммы (рис. 7.19). Обозначение CR от слова carry (перенос).

Рисунок 7.19 – Структура сумматора с параллельным переносом

Для перехода от идеи построения схемы к ее конкретному виду удобно ввести две вспомогательные функции: генерации и прозрачности.

Функция генерации принимает единичное значение, если перенос на выходе данного разряда появляется независимо от входного переноса. Очевидно, что эта функция .

Функция прозрачности (транзита) принимает единичное значение, если перенос на выходе данного разряда появляется только при наличии входного переноса. Эта функция . Строго говоря, , но т. к. при , т е. в ситуации, где между функциями ИЛИ и ИСКЛЮЧАЮ­ЩЕЕ ИЛИ проявляется разница, перенос все равно формируется из-за , допустимо заменить функцию прозрачности на дизъюнкцию.

Теперь выражение для сигнала переноса можно записать в виде

На основе полученного выведем функции переноса C для нулевого, первого и второго разрядов с последующим их обобщением.

Перенос на выходе младшего разряда , согласно чему он либо генерируется самим разрядом (), либо пропускается через него ( и )

Аналогичным образом для переноса на выходе следующего разряда спра­ведливо соотношение

Подставив в это соотношение выражение для , получим

Для следующего разряда произведем те же действия

.

Выведенные формулы имеют ясный физический смысл — перенос на выходе разряда сгенерируется в нем или придет от предыдущих разрядов при прозрачности тех, через которые он распространяется.

Для произвольного разряда с номером i можно записать

.

Функции переноса имеют нормальную дизъюнктивную форму и могут быть реализованы элементами И-ИЛИ (либо И-ИЛИ-НЕ, для , если это свойственно данной схемотехнике). Однако у этих элементов недостаточное число входов по И, требуемое для построения многоразрядного сумматора. Поэтому предпочтительна схема на элементах И-НЕ (у стандартных элементов имеется до восьми входов по И). Перевод полученных выражений в базис И-НЕ дают выражения

,

,

.

Схема сумматора (рис. 7.20) соответствует полученным выражениям.

Рисунок 7.20 – Вариант схемы сумматора с параллельным переносом

Исходя из схемы, можно видеть, что время суммирования складывается из времени формирования функций прозрачности (одна задержка элемента И-НЕ, которую обозначим ), времени формирования функций переноса () и задержки упрощенных одноразрядных сумматоров (), что в результате дает .

Длительность суммирования, полученная из рассмотрения логической схемы сумматора, не зависит от его разрядности, что является характерным признаком структур с параллельными переносами вообще, и не только сумматоров. Однако фактически это не совсем так, поскольку с ростом разрядности сумматора увеличивается нагрузка элементов схемы, что увеличивает их задержки. В частности, коэффициент разветвления элементов, вырабатывающих функции прозрачности, равен n2/4, т. е. квадратично зависит от разрядности сумматора. Поэтому рост разрядности замедляет процесс суммирования.

Диапазон разрядностей, в которых проявляются достоинства сумматоров с параллельным переносом, невелик. До n = 3..4 преимущества имеют более простые схемы сумматоров с последовательным переносом, после n = 8 появляется перегруженные элементы и элементы с большим числом входов, что замедляет работу сумматора, требует введения развязывающих элементов с их задержками и т.п.

7.4.4.3 Накапливающий сумматор

Накапливающий сумматор обычно представляет собою сочетание комбинационного сумматора и регистра, работающее по формуле S:= S + А, согласно которой к содержимому сумматора добавляется очередное слагаемое, и результат замещает старое значение суммы. Структура накапливающего сумматора показана на рис. 7.21..

Рисунок 7.21 – Структура накапливающего сумматора

Очередное прибавление слагаемого тактируется синхроимпульсами (СИ). Учитывая особенности функционирования, накапливающие сумматоры называют иногда аккумуляторами. В сериях элементов имеются одноразрядные сумматоры, в том числе с дополнительной входной логикой, двухразрядные и четырехразрядные. Примером стандартных ИС сумматоров может служить микросхема ИМЗ серии К555, содержащая четырехразрядный сумматор с последовательным переносом и блок переноса (рис. 7.22), которые непосредственно пригодны для составления из них группового сумматора

Рисунок 7.22 – Структура микросхемы К555ИМЗ

7.4.5 Компараторы

Компараторы (устройства сравнения) определяют отношения между двумя словами. Основными отношениями, через которые можно выразить остальные, можно считать два – “равно” и “больше”.

Определим функции, вырабатываемые компараторами, следующим образом: они принимают единичное значение (истинны), если соблюдается условие, указанное в индексе обозначения функции. Например, функция FA=B=1, если А=В и принимает нулевое значение при А¹В. В сериях цифровых элементов обычно имеются компараторы с тремя выходами: “равно”, “больше” и “меньше” (рисунок 7.23).

а) б)

а) на схеме электрической; б) на операционной схеме

Рисунок 7.23 – Условное графическое обозначение компаратора

7.4.6 Аналоги зарубежных микросхем

Таблица 7.5 – Аналоги микросхем

Рисунок 7.24 – Условное графическое обозначение микросхем

7.1 Подготовка к работе

7.1.1 Пользуясь данными методическими указаниями (раздел 7.4) и рекомендованной литературой изучить: определение комбинационных устройств; их разновидности; сферы использования комбинационных устройств различных видов.

7.1.2 Для входных сигналов, вырабатываемых генератором кодов слов, в соответствии с заданным вариантом построить временные диаграммы исследуемого комбинационного устройства.

7.1.3 Номер варианта соответствует номеру рисунка в разделе 7.2 данных методических указаний.

7.2 Порядок выполнения работы

7.2.1 Собрать на рабочем столе схему испытаний комбинационного устройства в соответствии с заданным вариантом.

7.2.2 Установить на генераторе коды слов и режим его работы в соответствии с теми, что изображены на рисунке.

7.2.3 Получить временные диаграммы работы комбинационного устройства на экране логического анализатора.

7.2.4 Построить таблицу истинности исследуемого комбинационного устройства.

7.2.5 Предъявить результаты работы преподавателю.

В генераторе слов (Word Generator) в опции “Pattern”
установить “Up Counter”.

Рисунок 7.1 – Схема испытаний мультиплексора 555КП7 (SN74151)

В генераторе слов (Word Generator) в опции “Pattern” установить “Up Counter”.

Рисунок 7.2 – Схема испытаний дешифратора 4х10 555ИД6 (SN7442)

В генераторе слов (Word Generator) в опции “Pattern”
установить “Up Counter”.

Рисунок 7.3 – Схема испытаний демультиплексора 555ИД5 (SN74156)

В генераторе слов (Word Generator) в опции “Pattern”
установить “Up Counter”.

Рисунок 7.4 – Схема испытаний сдвоенного демультиплексора 531ИД14 (SN74139)

Рисунок 7.5 – Схема испытаний приоритетного шифратора
555ИВ1 (SN74148)

Рисунок 7.6 – Схема испытаний шифратора 555ИВ3 (SN74147)

Рисунок 7.7 – Сумматор без переноса 555ИП3 (SN74181)

Рисунок 7.8 – Схема испытаний демультиплексора 555ИД14

Рисунок 7.9 –Семисегментный дешифратор

Рисунок 7.10 – 4-х битный полный двоичный сумматор 561ИМ1 (CD4008)

7.3 Содержание отчета

Отчет должен содержать:

- цель работы;

- схема испытаний комбинационного устройства;

- временные диаграммы, отражающие работу соответствующего комбинационного устройства, полученного на логическом анализаторе;

- таблица истинности исследуемого комбинационного устройства;

- выводы по работе, отражающие сферы использования комбинационных устройств различных видов.

КОНТРОЛЬНЫЕ ВОПРОСЫ

1 Что понимают под операционным элементом компьютера?

2 Что понимают под комбинационным устройством?

3 Приведите примеры различных комбинационных устройств.

4 Объясните работу шифраторов и приведите их условное графическое обозначение.

5 Объясните работу дешифраторов и приведите их условное графическое обозначение.

6 Объясните работу мультиплексоров и демультиплексоров, приведите их условные графические обозначения.

7 Объясните работу сумматоров, перечислите их разновидности и приведите условное графическое обозначение.

8 Объясните работу компараторов кодов слов, приведите их условное графическое обозначение.

9 Приведите условные графические обозначения различных операционных элементов на структурных операционных схемах.

ЛИТЕРАТУРА

1 Калабеков Б.А., Мамзелев И.А. Цифровые устройства и микропроцессорные системы. - М.: Радио и связь, 1987. – 400с.

2 Угрюмов Е. П. Цифровая схемотехника. - СПб.: БХВ - Петербург, 2001.

	Підписано до друку 28.04.2014 р. формат 60х84 1/16 5,194д.а. Тираж 15 прим. Зам. №451 69063, м. Запоріжжя, ЗНТУ, Друкарня, вул.Жуковського,64

Поиск по сайту: