Тригер (б)

Розглянемо структуру пам'яті, зображену на рис. 5.8. Вона є дуже простою завдяки своїй регулярній структурі. Вона містить 8 вхідних ліній (3 входи для даних – І₀, І₁ та І₂; 2 входи для адрес – А₀ і А₁; 3 входи для керування – CS (Chip Select – вибір елемента пам'яті), RD (для розходження між зчитуванням і записом) і ОЕ (Output Enable – дозвіл видачі вихідних сигналів)) і 3 вихідні лінії для даних – О₀, O₁ і О₂. Таку пам'ять можна розмістити в корпусі з 14 виводами (включаючи живлення і “землю”), а 8-розрядний тригер вимагає наявності 20 виводів.

Для вибору мікросхеми пам'яті, зовнішня логіка повинна встановити CS на 1, а також встановити RD на 1 для читання і на 0 для запису. Дві адресні лінії повинні вказувати, яке з чотирьох 3-бітних слів потрібно зчитувати або записувати. При операції зчитування вхідні лінії для даних не використовуються. Вибирається слово і видається на вихідні лінії для даних. При операції запису біти, що знаходяться на вхідних лініях для даних, завантажуються в обране слово пам'яті; вихідні лінії при цьому не використовуються.

Розглянемо, як працює пам'ять, зображена на рис. 5.8. Чотири вентилі І для вибору слів у лівій частині схеми формують декодер. Вхідні інвертори розташовані так, що кожний вентиль запускається визначеною адресою. Кожний вентиль пускає в хід лінію вибору слів (для слів 0, 1, 2 і 3). Коли мікросхема повинна зробити запис, вертикальна лінія одержує значення 1, запускаючи один з 4 вентилів запису. Вибір вентиля залежить від того, яка саме лінія вибору слів дорівнює 1. Вихідний сигнал вентиля запису запускає

Рис. 5.8 - Логічна блок-схема для пам'яті 4х3.

Поиск по сайту: