Принципи роботи шини

До цього моменту ми обговорювали тільки звичайні цикли шини, коли задаючий пристрій (звичайно центральний процесор) прочитує інформацію з підлеглого пристрою (звичайно з пам'яті) або записує в нього інформацію Проте існує ще декілька типів циклів шини. Давайте розглянемо деякі з них.

Звичайно за раз передається одне слово. При використанні кеш-пам'яті бажано відразу викликати весь рядок кеш-пам'яті (тобто 16 послідовних 32-бітових слів). Часто передача блоками може бути ефективнішою, чим така послідовна передача інформації. Коли починається читання блоку, задаючий пристрій повідомляє підлеглий пристрій, скільки слів потрібно передати (наприклад, поміщаючи загальне число слів на інформаційні лінії в період Tj) замість того щоб видати у відповідь одне слово, задаюче пристрій видає одне слово протягом кожного циклу до тих пір, поки не буде передана необхідна кількість слів. На рис. 6.7 зображена така ж схема, як і на рис. 6.3, тільки тут з'явився додатковий сигнал BLOCK, який указує, що запрошується передача блоку. У даному прикладі прочитування блоку з 4 слів займає 6 циклів замість 12.

Рис. 6.7 – Передача блоку даних

Існують також інші типи циклів шини. Наприклад, якщо йдеться про системи з двома або декількома центральними процесорами на одній шині, потрібно бути упевненим, що в конкретний момент тільки один центральний процесор може використовувати певну структуру даних в пам'яті. Щоб упорядкувати цей процес, в пам'яті повинна міститися змінна, яка приймає значення 0, коли центральний процесор використовує структуру даних, і 1, коли структура даних не використовується. Якщо центральному процесору потрібно дістати доступ до структури даних, він повинен рахувати змінну, і якщо вона рівна, надати їй значення 1. Проблема полягає в тому, що два центральні процесори можуть рахувати змінну на послідовних циклах шини. Якщо кожен процесор бачить, що змінна рівна 0, а потім кожен процесор міняє значення змінної на 1, неначе тільки він один використовує цю структуру даних, то така послідовність подій веде до хаосу.

Щоб запобігти такій ситуації, в багатопроцесорних системах передбачений спеціальний цикл шини, який дає можливість будь-якому процесору рахувати слово з пам'яті, перевірити і змінити його, а потім записати назад в пам'ять; весь цей процес відбувається без звільнення шини. Такий цикл не дає можливості іншим центральним процесорам використовувати шину і, отже, заважати роботі першого процесора.

Ще один важливий цикл шини — цикл для здійснення переривань. Коли центральний процесор командує пристрою вводу-виводу провести якусь дію, він чекає переривання після завершення роботи. Для сигналу переривання потрібна шина.

Оскільки може скластися ситуація, коли декілька пристроїв одночасно хочуть провести переривання, тут мають місце ті ж проблеми дозволу конфліктних ситуацій, що і в звичайних циклах шини. Щоб уникнути таких проблем, потрібне кожному пристрою приписати певний пріоритет і використовувати централізований арбітр для розподілу пріоритетів. Існує стандартний контроллер переривань, який широко використовується. У комп'ютерах IBM PC і подальших моделях застосовується мікросхема Intel 8259 А. Она зображена на рис. 6.8.

Рис. 6.8 – Контролер переривання 8259А

До восьми контроллерів вводу-виводу можуть бути безпосередньо пов'язані з вісьма входами IRx (Interrupt Request - запит переривання) мікросхеми 8259А. Коли будь-який з цих пристроїв хоче провести переривання» воно запускає свою лінію входу. Якщо активізується один або декілька входів, контроллер 8259 А видає сигнал INT (INTerrupt - переривання), який подається на відповідний вхід центрального процесора. Коли центральний процесор здатний провести переривання, він посилає мікросхемі 8259А імпульс через виведення INTA (INTerrupt Acknowledge - підтвердження переривання). У цей момент мікросхема 8259А повинна визначити, на якій саме вхід поступив сигнал переривання. Для цього вона поміщає номер входу на інформаційну шину. Ця операція вимагає наявність особливого циклу шини. Центральний процесор використовує цей номер для звернення в таблицю покажчиків, яку називають таблицею векторів переривання, щоб знайти адресу процедури, що проводить відповідне переривання.

Мікросхема 8259А містить декілька регістрів, які центральний процесор може прочитувати і записувати, використовуючи звичайні цикли шини і виведення ГО5 (ReaD - читання), WR (WRite - запис), СЗ (Chip Select - вибір елементу пам'яті) і М Коли програмне забезпечення обробило переривання і готово одержати наступне, воно записує спеціальний код в один з регістрів, який викликає скидання сигналу INT мікросхемою 8259А, якщо не з'являється інша затримка переривання. Регістри також можуть записуватися для того, щоб ввести мікросхему 8259А в один з декількох режимів, і для виконання деяких інших функцій.

Коли присутньо більше восьми пристроїв вводу-виводу, мікросхеми 8259А можуть бути сполучені каскадний, В самій екстремальній ситуації всі вісім входів можуть бути пов'язані з виходами ще восьми мікросхем 8259А, сполучаючи до 64 пристроїв вводу-виводу в двоступінчасту систему переривання. Мікросхема 8259А містить декілька висновків для управління таким, що каскадує, але ми їх опустили ради простоти.

Хоча ми жодним чином не вичерпали всі питання розробки шин, матеріал, викладений вище, дає досить інформації для загального розуміння принципів роботи шини і того, як центральний процесор взаємодіє з шиною. А зараз ми перейдемо від загального до приватного і розглянемо декілька конкретних прикладів процесорів і їх шин. До восьми контроллерів вводу-виводу можуть бути безпосередньо пов'язані з вісьма входами IRx (Interrupt Request - запит переривання) мікросхеми 8259А. Коли будь-який з цих пристроїв хоче провести переривання, воно запускає свою лінію входу. Якщо активізується один або декілька входів, контроллер 8259А видає сигнал INT (INTerrupt - переривання), який подається на відповідний вхід центрального процесора. Коли центральний процесор здатний провести переривання, він посилає мікросхемі 8259А імпульс через виведення INTA (INTerrupt Acknowledge - підтвердження переривання). У цей момент мікросхема 8259А повинна визначити, на якій саме вхід поступив сигнал переривання. Для цього вона поміщає номер входу на інформаційну шину. Ця операція вимагає наявність особливого циклу шини. Центральний процесор використовує цей номер для звернення в таблицю покажчиків, яку називають таблицею векторів переривання, щоб знайти адресу процедури, що проводить відповідне переривання.

Мікросхема 8259А містить декілька регістрів, які центральний процесор може прочитувати і записувати, використовуючи звичайні цикли шини і виведення ГО5 (ReaD - читання), WR (WRite - запис), CS (Chip Select - вибір елементу пам'яті) і М Коли програмне забезпечення обробило переривання і готово одержати наступне, воно записує спеціальний код в один з регістрів, який викликає скидання сигналу INT мікросхемою 8259А, якщо не з'являється інша затримка переривання, Регістри також можуть записуватися для того, щоб ввести мікросхему 8259А в один з декількох режимів, і для виконання деяких інших функцій

Коли присутньо більше восьми пристроїв вводу-виводу, мікросхеми 8259А можуть бути сполучені каскадний. У самій екстремальній ситуації всі вісім входів можуть бути пов'язані з виходами ще восьми мікросхем 8259А, сполучаючи до 64 пристроїв вводу-виводу в двоступінчасту систему переривання. Мікросхема 8259А містить декілька висновків для управління таким, що каскадує, але ми їх опустили ради простоти.

Хоча ми жодним чином не вичерпали всі питання розробки шин, матеріал, викладений вище, дає досить інформації для загального розуміння принципів роботи шини і того, як центральний процесор взаємодіє з шиною. А зараз ми перейдемо від загального до приватного і розглянемо декілька конкретних прикладів процесорів і їх шин.

Питання до лекції

1. Шина
2. Комп'ютерна система з декількома шинами
3. Прмнцмп роботи шини
4. Ширина шини
5. Перекос шини
6. Проблеми які виникають при збвльшенні швидкості роботи шини та методи їх вирішення.
7. Мультиплексна шина
8. Синхронізація шини
9. Синхронні шини
10. Тимчасова діаграма процесу прочитування на синхронній шині
11. Асинхронні шини
12. Діаграма роботи асинхронної шини
13. Арбітраж шини
14. Схеми однорівневого і дворівневого централізований арбітраж шини
15. Механізми арбітражу шини
16. Система послідовного опиту
17. Діаграма децентралізованого арбітражу шини
18. Принципи роботи шини
19. Схема передачі блоку даних
20. Схема контролеру переривання 8259А

Поиск по сайту: